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[转帖] 如何解决“LVS验证时Source端网表未定义SUBCKT”的问题

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发表于 2022-4-27 10:17:59 | 显示全部楼层 |阅读模式
本帖最后由 fenchip 于 2022-4-27 10:19 编辑

问题描述

在某些工艺的LVS运行过程中,会弹出 “Source端网表未定义subcket” 的警告框,如下图所示:
1.png
Warning
Problems encountered when checking source netlist
Source netlist references but does not define 1 subckts: n33_mis_ckt

如果你点击「Proceed」继续往下,Error 提示无法读取电路。更多详细的报错说明如下:
2.png


解决方案

出现这个 Warning 的根本原因是,Source 端导出的CDL网表文件不完整,缺少了 “n33_mis_ckt” 器件的定义,因此存在语法错误

在代工厂提供的PDK中,有些工艺会在 Calibre 文件夹中,附上一份自定义器件的定义文件。这是为了符合Calibre Command的语法要求加入的文件,例如:empty_subckt.sp、3t_device.cdl
3.png


你也可以从PDK的说明文档中看到解释。这里有一份 CSMC 的PDK说明文件,如下:
4.png

其中 Subcircuit 一行解释了此文件的用途。按照要求,需将其添加到 Include File 中。也就是CDL网表应包含 “3t_device.cdl” 文件才完整。

接下来介绍添加文件的方法。

比较常见的一些做法是
1)可以使用Cadence自己的CDL导出工具,在Include选项处加上此文件
2)还可以,使用集成的Calibre工具进行 Netlist Export 的设置
上述两种方法,都可以用于添加Include文件。但是有个缺点,在每次使用时需要重新设置一遍,无法永久记住配置信息。

那么,如何自动地向CDL网表添加 empty_subckt. sp 文件并记住这些设置呢?

我这里选用 Calibre Interactive 交互式工具进行设置:

【步骤1】
在 Calibre Interactive 界面,标题栏处选择「Setup」-「Preferences...」
微信图片_20220427101632.png

【步骤2】

弹出 “Setup Preferences” 对话框,选择子选项卡「Templates」-「Inputs」

6.png

【步骤3】

在 “Source Path” 处,添加 Include File 的路径

7.png

直接在 %s.src.net 文本后面输入。如:
  1. %s.src.net "/root/PDKs/.../empty_subckt.sp"
复制代码

其中,引号中的内容是 empty_subckt.sp 文件的路径地址,且两者中间有一个空格。

接着,你可以把设置信息保存成相应工艺专用的Runset文件,然后重新启动一遍 Calibre 运行即可。
5.png
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