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[转帖] 数模混合 LVS 流程

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发表于 2021-5-13 13:47:28 | 显示全部楼层 |阅读模式
本帖最后由 血枯鬼尸 于 2021-5-13 13:54 编辑

1、生成数字的 spi 网表
进行完自动布局布线(APR)后,需要吐出一个用于过 LVS 的 verilog 网表,我们需要用calibre 的 v2lvs 这条命令将 verilog 网表转换成 spice 网表(后缀可以是 spi、cdl、sp 等,格式不重要)。可以直接在 terminal 运行这条命令(只要环境变量里加了 calibre 的路径)。
下面介绍 v2lvs 各个选项的说明。
-v:输入的 verilog 文件(必要选项)
-o:输出的 spice 网表(必要的选项)
-lsp:厂商提供的 spi 网表(非必要选项,但是不加可能会有很多 warning,最好加上)
-s:厂商提供的 spi 网表(非必要选项,最好用绝对路径,如果不加这个选项,需要在生成
spice 网表之后,在网表里修改一下,.INCLUDE 厂商的 spice 网表,厂商的 spice 网表里有每个 cell 的物理信息,例如 W 和 L)

1.png
-v0:地的名字(非必要选项,如果不加需要手动在生成的 spi 网表里通过.GLOBAL 加进去)
-v1:电源的名字(同上)

2.PNG
注:可以在 terminal 输入 which v2lvs 这条命令来查看 v2lvs 这条命令的位置。
2、做一个数字的 symbol
可以用 virtuoso 做一个数字模块的原理图,里面只有输入输出端口,需要与 Verilog 的端口对应起来,不要忘了电源地。然后生成一个 symbol

3.PNG


4.PNG


第一张是 schematic 电路显示的,第二张是 symbol

3、将数字模块的 symbol 与模拟部分相连
建立总的原理图,将生成的数字模块的 symbol 与模拟部分相连。


4、导出模拟加数字电路的 spi 网表
导出网表的选项在 CIW 窗口:File→Export→CDL

5.PNG
点击 Library Name 右边的 Library Browser,选择整体的 schematic 电路
在 Output CDL Netlist File 那里填入将要生成的 spi 网表的名称(名称可以加个后缀,cdl、spi、sp 都行)
在 Run Directory 那里选择 run 的路径,转换的过程会生成一些文件,最好建立一个单独的文件夹,生成的 spi 网表也会在这个目录下。
选择 Netlisting Mode 后面的 Analog 选项
选择 Analog Netlisting type 后面的 Connection By Name
选中 Map Bus Name from <> to []

6.PNG

最后点击 OK,成功会有提示:

7.PNG

5、修改导出的网表和 LVS 规则文件



(1)打开生成的 spi 网表,在 spi 网表中添加下面的语句:
.GLOBAL VDD
.GLOBAL VSS
.INCLUDE "/home/IC/Desktop/work/calibre/output/top_spi_5/eco_2/top_spi_9.spi"

VDD 和 VSS 是电源地的名字,top_spi_9.spi 是数字模块的 spi 网表。
(2)找到网表中关于数字部分的描述(刚开始建立的 symbol),然后打开数字部分的 spi 网表(通过 v2lvs 生成的),找到顶层模块,然后修改其对端口的描述顺序,修改成整体的网表中的数字部分的关于端口的描述的顺序。
(3)删掉整体的网表里的关于数字部分的描述
(4)找到整体的网表中的顶层模块(一般在最末尾),将调用数字实例部分,如 XI0,斜杠/后面的名字改成数字模块的网表里顶层部分的名字
(5)打开 lvs 规则文件,在里面添加下面的语句:
LVS GLOBALS ARE PORTS NO
LVS SPICE OVERRIDE GLOBALS YES


6、进行 LVS


可以在 virtuoso 中打开版图,然后调用 calibre,进行 LVS
规则文件选择修改之后的文件
输入的网表文件选择修改之后的整体的 spi 网表,同时取消 Export from schematic viewer
然后点击 Run LVS
注:如果是 gds 版图文件,可以通过 calibredrv 打开版图,这样更快一些,然后进行 LVS。
可以在 terminal 输入:
calibredrv -m gdsfile
打开 gds 版图文件

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