caliber LVS option
PRECISION1000 //预设精度为1000RESOLUTION 10 // layout grid size 0.01um（10/1000），如果没有设这行，预设值是database unit
LVS COMPARE CASE YES //设定是否开启大小写的比较，只有当设为YES时，SOURCE CASE & LAYOUT CASE才起作用
LAYOUT CASE YES //是否区分layout netlist（device & pin name） 大小写
LAYOUT PATH “CELLNAME.gds” //layout database路径
LAYOUT PRIMARY “CELLNAME” //layout database top cell
LAYOUT SYSTEM GDSII //layout database的数据类型gds
SOURCE CASE YES //是否区分source netlist （device & pin name）大小写
SOURCE PATH “CELLNAME.spice” //netlist database路径
SOURCE PRIMARY “CELLNAME” //netlist database top cell
SOURCE SYSTEM SPICE //netlist database的数据类型spice
UNIT LENGTH u //定义尺寸，距离的单位u=1e-6m，预设值为u（u、mil、mm、cm、inch、m）
UNIT CAPACITANCE fF//定义电容的单位f=1e-15F，预设值为fF（aF、fF、pF、nF、uF、mF、F、kF、megF、gF、tF）
UNIT RESISTANCE OHM //定义电阻的单位，预设值为Ohm（ohm、aohm、fohm、pohm、nohm、uohm、mohm、kohm、megohm、gohm、tohm）
ERC RESULTS DATABASE “erc.db” ASCII //记录结果的资料以ASCII码存储
LVS REPORT “lvs.rep” //lvs report的文档名称
MASK SVDB DIRECTORY “svdb” QUERY XRC //lvs report格式，如此才能使用RVE看lvs report； XRC----》for rc extraction
LVS POWER NAME "VDD" "SAVDD?" "?VDD?" "?VCC?" "?vcc?" "?vdd?"//定义layout power name
LVS GROUND NAME "VSS" "SAVSS?" "?gnd?" "?GND?" "?VSS?" "?vss?"//定义layout ground name
LVS SPICE PREFER PINS NO//决定subcircuit的pin name是否凌驾于global
LVS REPORT MAXIMUM ALL//show所有的lvs error report
LVS SIGNATURE MAXIMUM ALL //当layout结构相似，扩展比较net的节点数，去看相邻的元件大小来决定某个元件位于source的何处
LVS CHECK PORT NAMES YES//LVS是否要检查port name
LVS IGNORE PORTS NO//做LVS时是否要忽略掉layout跟source的pin name
// Reduction
LVS REDUCE PARALLEL BIPOLAR YES//把所有并联的bipolar加在一起
LVS REDUCE PARALLEL MOS YES//把所有并联的mos加在一起
LVS REDUCE PARALLEL DIODES YES//把所有并联的diodes加在一起
LVS REDUCE PARALLEL CAPACITORS YES//把所有并联的电容加在一起
LVS REDUCE PARALLEL RESISTORS YES//把所有并联的电阻加在一起
LVS REDUCE SERIES RESISTORS YES//把所有串联的电阻加在一起
LVS REDUCE SERIES CAPACITORS YES//把所有串联的电容加在一起
LVS REDUCE SERIES MOS YES //把所有串联的mos加在一起
LVS REDUCE SEMI SERIES MOS NO //把所有多个串联的mos加在一起
LVS REDUCE SPLIT GATES YES//决定是否允许gate分开
LVS RECOGNIZE GATES ALL//决定是否要从结构上辨认出逻辑gate（如逻辑结构中输入端口ABC等是否可以互换）
-ALL specifies that all gates are recognized全部分辨
-SIMPLE specifies that simple gates are recognized分辨简单的逻辑定义
NONE specifies that no gates are recognized不分辨任何的逻辑闸（类比电路使用）
LVS ABORT ON SUPPLY ERROR NO//在做LVS检查途中发现有short情况是否立刻停止后续检查报错short信息（lvs.report.short）
LVS ALL CAPACITOR PINS SWAPPABLE YES//电容的两个pin脚是否可以互换
LVS CHECK PORT NAMES YES//决定LVS check是是否比较layout与source的port name是否相同
VIRTUAL CONNECT COLON NO// 决定多条net是否允许用冒号链接（常用来链接电源地）
VIRTUAL CONNECT NAMEPIN_NAME//当冒号链接YES后，有两个以上同名的PIN_NAME时会被认为接在一起
LVS BOX LAYOUT CELL_NAME
LVS BOX SOURCE CELL_NAME //"黑盒子"
//当两个人以上合作项目时，在TOP CELL需要mapping另一个还未完成的CELL时，可让command file设定为这个CELL已经OK，忽略这个CELL的错误
LAYOUT DEPTH {ALL | PRIMARY}
-ALL可识别到底层到顶层的所有shapes
-PRIMARY 只识别top层的shapes
PORT DEPTH{ALL | PRIMARY | number}（仅用与calibreLVS/LVS-H）
-PRIMARY只识别top层CELL的ports
-ALL识别所有层CELL的ports
-number 可识别所设定的层到top层的所有ports，若number设为0时，即top层
TEXT DEPTH{ALL | PRIMARY | number}
-PRIMARY只识别top层CELL的texts
-ALL识别所有层CELL的texts
-number 可识别所设定的层到top层的所有texts，若number设为0时，即top层
LVS ABORT ON SOFTCHK {NO |YES”}//tool在发现任何错误（LVSSOFTCHK & SCONNECT）时是否继续执行完毕
// LVS REPORT OPTION
LVS REPORT UNITS YES
LVS REPORT OPTION{V|S|A|AV|B|C|D|F|G|P|RRA}
-V 虚拟链接“：” 提示报错
-S 由SCONNECT引起的short （如N ACTIVE直接放在NWELL中为加NPLUSS一样的链接关系错误）
-A确认是否在detail instance connection中详细的report出connection的详细错误（除了short和open）包括两个部分，incorrect devices ON this net和correct devices on this net
-AV 和A的report基本相同，只有在power gnd错误的时候不显示correct devics on this net
-B确认是否在detail instance connection中详细的report出short和open的错误
-C-D分别确认missing net 、not similar net、missing instance 、missing gate的详细信息的report在detail instance connection中显示
（BCD在rule file中不定义就默认的详细的形式）
-F主要用来确认是否显示unbalanced smashed MOSFET summary warning （如W=10，M=1可layout为W=5，M=2）；同时respective warnings会显示在information and warning section 默认是显示，不加F
-G 主要用来确认是否显示detail instance connection in property error discrepancies，默认是不显示详细的信息。
-P 主要是确认是否在report中显示warning“direct connections between different ports”
-RRA主要用来确认是否在overall comparison result is CORRECT的时候显示ambiguity resolution points的错误，当INCORRECT的时候option无效，将显示ambiguity resolution points，同时在information and warning中也有同样的信息。
LVS SOFT SUBSTRATE PINS {NO|YES} //决定substrate and bulk pins是否在电路中视为有用
LVS FILTER UNUSED OPTION {B|D|E|O|AB|RC|RE|RG
-Bgate是floating，或者没有路径连接到任何PAD，而且mos的source或者drain有一端是floating的
-Dgate是floating，或者没有路径连接到任何PAD，而且mos的source或者drain有一端是连接到power，另外一端连接到信号线
-Egate是floating，或者没有路径连接到任何PAD，而且mos的source或者drain有一端是连接到ground，另外一端连接到信号线
-O 重复过滤没有用到的符合参数的电容、电阻、DIODE，以及gate端没有连接的mos
-AB过滤掉gate、source、drain都连接在一起的mos
-RC 过滤掉两端连接在一起的电阻
-RE过滤掉两端连接在一起的电容
-RF过滤掉两端floating的diode
-RG过滤掉两端连接在一起的diode
LVS FILTER UNUSED BIPOLAR{YES|NO}//是否过滤掉没用的bipolar
LVS GLOBALS ARE PORTS{NO|YES} //是否将netlist所定义的“.GLOBAL POWERNAME”视为PORT
TEXTPRINT MAXIMUM {ALL | number}
-ALL 将top cell中所有的text对象和port写入到report中
-number 将top cell中的number个text对象和port写入到report中
LVS PROPERTY RESOLUTION MAXIMUM {ALL|number}
-ALLLVS不限制不确定元件个数
-number 如果电路中包含的不确定元件个数大于number值，LVS将自动任意匹配它们
LVS SOFTCHK PWELL_ALL CONTACT //检查pwell是否都连接在一起
// Trace Property
TRACE PROPERTYdevice_type(device_name）C1 C2 C3
eg：TRACE PROPERTYmn(n18)w w 5
trace property
LVS BUILTIN DEVICE PIN SWAP YES
LVS DISCARD PINS BY DEVICE NO
LVS INJECT LOGIC NO
LVS EXPAND UNBALANCED CELLS YES
LVS EXPAND SEED PROMOTIONS NO
LVS PRESERVE PARAMETERIZED CELLS NO
LVS GLOBALS ARE PORTS YES
LVS REVERSE WL NO
LVS SPICE SLASH IS SPACE YES
LVS SPICE ALLOW FLOATING PINS YES
LVS SPICE ALLOW UNQUOTED STRINGS NO
LVS SPICE CONDITIONAL LDD NO
LVS SPICE CULL PRIMITIVE SUBCIRCUITS NO
LVS SPICE IMPLIED MOS AREA NO
// LVS SPICE MULTIPLIER NAME
LVS SPICE OVERRIDE GLOBALS NO
LVS SPICE REDEFINE PARAM NO
LVS SPICE REPLICATE DEVICES NO
LVS SPICE STRICT WL NO
// LVS SPICE OPTION
LVS STRICT SUBTYPES NO
LVS DOWNCASE DEVICE NO
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